VU Schaltungstechnik, Vertiefung

Prüfungsinformationen

Schriftlich.

Laborübungen müssen positiv abgeschlossen werden.

Lernaufwand

Beschreibung

Digitale Schaltungen werden nicht mehr manuell entworfen. Heute werden digitale Schaltungen aus einer Spezifikation in einer Hardwarebeschreibunssprache (HDL) automatisch erzeugt ("Synthese"). Abhängig vom Abstraktionsgrad der Spezifikation wird zwischen unterschiedlichen Synthesearten unterschieden. Diese Vorlesung befasst sich mit der Synthese von digitalen Schaltungen auf der sog. Register-Transfer-Ebene. Die Vorlesung stellt die hierzu bekannten Werkzeuge und die ihnen zugrunde liegenden Methoden zur RT-Synthese und Simulation auf verschiedenen Abstraktionsebenen vor. In vorlesungsbegleitenden Laboren wird die Hardwarebeschreibungssprache VHDL (IEEE 1076.2008) verwendet. Im Rahmen der Labortermine werden digitale Schaltungen mit VHDL erst simuliert und dann synthesisiert. Als Zielarchitektur wird ein FPGA verwendet. 

  1. Schaltungs- und Systementwurf: Abstraktionsebenen, Entwurfsaktivitäten, Design Gap, Entwurfsautomatisierung.
  2. Technologische Grundlagen: CMOS, FPGA.
  3. Simulationsalgorithmen: Ereignisdiskrete Simulation, Analogsimulation.
  4. Hardwarebeschreibungssprachen: Verwendung im Top-Down-Design, VHDL, VHDL-AMS, Verilog, PSL.
  5. Registertransfersynthese: Synthetisierbare Konstrukte, Simulation-Mismatch, Registerinferenzregeln nach IEEE 1076.6, Optimierungsverfahren auf RT Ebene.
  6. Physical Design, Bibliotheken: Layout, Timingmodellierung, VITAL, Backannotation.
  7. Verifikation: Funktionale Verifikation, statische Timingverifikation, Assertion Based Verification, Verifikationsmethodik.
  • LVA-Nummer: 384.095
  • ECTS: 7.0
  • Stunden: 4

Module

Vortragende

Beispiele

Möchtest du die Beispiele bewerten musst du dich einloggen. Derzeit funktioniert das über Facebook, wir arbeiten an einem Login über TISS! Facebook Login

Alle Beispiele als ZIP Datei
Add files...